Cours Vhdl

ent cost Low power Short time to market Low cost in high volumes Reconfigurability

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Evolution : Méthodes de CAO

Conception physique (layout) Conception structurelle TTL Conception logique

Conception fonctionnelle RTL Programmation Verilog/VHDL Synthèse comportemental

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Démonstrateurs Circuit de développement SpartanIII

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8

Exemple Une carte polyvalente et reconfigurable Extension JTAG

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Logique (FPGA) ou software (µP et DSP) ?

• Vitesse

• Possibilité de parallélisme (calcul dans l’espace ou dans le temps)

• Exemple y=Ax²+Bx+C

DSP

FPGA

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Intérêt de la logique par rapport à µP

• Jeu d’instruction peut ne pas contenir l’opération voulue • Processeur peut contenir des circuits qui ne servent à rien dans

notre application (Par exemple URAT)

• Processeur a besoin de la mémoire pour garder le programme

et les valeurs intermédiaires

• Le nombre de bits pour présenter les données peut être trop ou

peu

• Parallélisme très limité par software

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Fonction combinatoires Utilisation d’un PLA (Programmable Logic Array) ou PLD

I

0

I1

I

2

PLA1 PLA2 PLA3

O0 O1 O2 O3

Le circuit peut être reprogrammé sans changer le circuit imprimé à condition de n’utiliser qu’un seul PLA ou prévoir l’interconnexion entre PLA indépendant des modifs éventuelles!

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PLA

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CPLD Complex Programmable Logic Device Les CPLD contiennent un grand nombre de PLD interconnectés par des liaisons programmables

I/O I/O PLD PLD I/O PLD

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I/O PLD Global Interconnection Matrix PLD

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I/O

PLD I/O

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Architecture des FPGA Feild Programmable Gate Array

CLB CLB CLB CLB CLB CLB CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB= Configurable Logic Block

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

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FPGA architecture interne

BLE= Basic Logic Element

Inputs K LUT Clock D FF Out

Programmable IO

Programmable Logic (CLB)

BLE #1 I I Inputs BLE #N

N N Outputs

Clock

Programmable Routing

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Architecture de CLB

Inputs

Look-Up Table (LUT)

Out = f (in0, in1, in2, in3)

Out

State Clock Enable

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FPGA Xilinx

Plusieurs familles de FPGA •Série 4000 •Spartan •Spartan (II, IIE et III) •Virtex (II, pro, IV et V)

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Spartan

Le nombre de broches I/O, le nombre de CLB différentie les FPGA de la famille.

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Spartan II Ajout de la RAM

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20

La famille Spartan II